Vivado单核程序固化 By Vivado 2018.3 On Zedboard 1. 配置 QSPI FLASH 接口打开 ZYNQ7 的 Re-customize IP，进行如下配置， QSPI 频率默认为 200 需要改为 125，还有...

FPGA学习.PART81. 概述 本节展示软硬件协调性设计的加速方法分析与实现，使软件PS部分和PL部分合理分工； 本节实验基于上节的代码进行优化与分析； 2. 实验步骤2.1 打开项目打开上节中的OLED项目，启动SDK，针对软件部分进行优...

Verilog分频器设计1. 概述 通常在FPGA中一个时钟源的频率是非常高的，就我们这学期将会使用的 DE1-SoC 这块板子来说，就有4个50MHz的时钟源以及2个25MHz时钟源，而我们在使用流水灯等类似的需要一些肉眼可见的地刷新率的频率时，就...

FPGA学习.PART71. 概述 本节涉及到编写AXI总线外设，以及映射到处理器寻址空间最终在处理器系统编程调用。（最基本软硬件协同的操作过程，必须要掌握）可以参考PART3 提供一个可用的OLED逻辑IP以及对应的C函数（记得修改基地址和引脚）...

FPGA学习.PART61. 概述 VIO是 Virtual Input/Output 的缩写，是Vivado提供的一个IP核； 可以用于驱动FPGA的内部信号，并监测其内部特征， 也就是实时监测FPGA内部信号，并输出FPGA的控制到其他模块，或者...

FPGA学习.PART51. 概述 在此次实验中仅使用FPGA的PL部分，适用于所有可以在Vivado中使用的FPGA FPGA设计至少包含两部分文件：硬件描述文件、引脚约束文件； 逻辑仿真旨在通过生成激励信号，观察输出是否符合预期， 并进一步分析模...

FPGA学习.PART41. 概述 Vivado自带了一些处理器外设，如PART3中调用的GPIO核； 我们实际应用中要创建自己的外设挂在处理器总线上，将寄存器映射到处理器得寻址空间，达到软件软件和逻辑的真正结合。 ZYNQ7互联使用的是AXI总线。...

FPGA学习.PART31. 概述 ZYNQ7的逻辑部分PL与处理器部分PS协同工作，才能体现其强大， 在本实例中将FPGA当作一个PS处理器的外设，通过寄存器地址映射到PS的寻址空间， 在处理器中使用C程序访问这些寄存器，来实现软件和逻辑结合的协同...

FPGA学习.PART21. 概述 PS是Processer system的缩写，即处理器系统，此次实验将ZYNQ7当作一个ARM处理器进行设计。 先在Vivado中配置处理器，再在SDK中设计软件。 2. 实验流程2.1 新建工程新建工程步骤见P...

FPGA学习.PART11.1 概念 PL 即 Programmable Logic 的缩写，意为可编程逻辑部分，此部分即将ZYNQ7当作一个单纯的FPGA来使用. 1.2 新建项目新建项目时需要注意的事项： 项目路径中不能包含中文 选择项...