FPGA学习.PART5

1. 概述

在此次实验中仅使用FPGA的PL部分，适用于所有可以在Vivado中使用的FPGA

FPGA设计至少包含两部分文件：硬件描述文件、引脚约束文件；

逻辑仿真旨在通过生成激励信号，观察输出是否符合预期，

并进一步分析模块设计的合理性；

2. 实验步骤

2.1 新建工程（略）

2.2 创建硬件描述文件

文件代码如下，一个简易的38译码器，将 1 左移 SW 位，并输出左移后的八位 LED 寄存器；

module dec38(
    input [2:0] SW,
    output [7:0]LED
    );
    assign LED = 1 << SW;
endmodule

2.3 创建引脚约束文件

文件代码如下，很冗杂手敲容易出错，

#set_property PACKAGE_PIN Y9 [get_ports {clk}]
#set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

set_property PACKAGE_PIN T22 [get_ports {LED[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[0]}]
set_property PACKAGE_PIN T21 [get_ports {LED[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[1]}]
set_property PACKAGE_PIN U22 [get_ports {LED[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[2]}]
set_property PACKAGE_PIN U21 [get_ports {LED[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[3]}]
set_property PACKAGE_PIN V22 [get_ports {LED[4]}
set_property IOSTANDARD LVCMOS33 [get_ports {LED[4]}]
set_property PACKAGE_PIN W22 [get_ports {LED[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[5]}]
set_property PACKAGE_PIN U19 [get_ports {LED[6]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[6]}]
set_property PACKAGE_PIN U14 [get_ports {LED[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {LED[7]}]

set_property PACKAGE_PIN F22 [get_ports {SW[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {SW[0]}]
set_property PACKAGE_PIN G22 [get_ports {SW[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {SW[1]}]
set_property PACKAGE_PIN H22 [get_ports {SW[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {SW[2]}]

2.4 创建仿真激励文件

文件代码如下，从 0 到 7更改寄存器 sw 中的值，

`timescale 1ns / 1ps //时间标尺 时间单位/精度

module decoder38_top;
reg [2:0] sw;
wire [7:0] led;

initial begin
     sw = 0;
#100 sw = 1;//经过100个时间单位，即100ns，其中精度为1ps，将sw寄存器值设置为1
#100 sw = 2;
#100 sw = 3;
#100 sw = 4;
#100 sw = 5;
#100 sw = 6;
#100 sw = 7;
#100;
    
$stop;//仿真激励停止
    
end
//模块例化，类比放置元件，引出输入输出
dec38 u1 (
    .SW(sw),
    .LED(led)
);
endmodule