FPGA实验报告

​ 因为时间比较赶（马上期末考试了，还没学多少呢），所以说直接挂报告的内容了，可能仍有很多没有完全描述详尽的地方，有疑问可以在评论区说一下，这个工程其实也是有很多bug（但也是第一次写Verilog的代码，挺有意思的），在第七部分也只提到了一点点（时间实在是比较有限，板子也是一个班的二十多个人一起用两块不能占用太久…），很多地方都没有达到预期的设计也可以说比较遗憾。

工程文件：https://pan.baidu.com/s/1zANXAZruiocfeFn_bazzrw

提取码：liaw